SoC整合設計工程師[] / []

SoC整合設計工程師 (半導體|IC設計|晶片設計部)  近年來由於IC電路愈趨複雜,模組IP化程度越來越高,SoC整合各種數位及類比IP的整合度也越來越高,再加上邏輯閘(Gate Count)數動則超過100M,因此需要有專人來處理 SoC 整合的工作。假設是開發純數位晶片的話,其IC設計開發流程簡述如下:

  • 規格書制定
  • 演算法開發
  • 各個階層模組的RTL (Register Transfer Level)
  • Coding (邏輯電路實現)
  • 電路驗證 (Verification)
  • 晶片整合 (Chip Integration)
  • 邏輯合成 (Logic Synthesis)
  • DFT
  • Formal Verification
  • 實體或佈局設計 (Physical Implementation)
  • STA & Formal Verification
  • 實體驗證 (Physical Verification)
  • Tape-out

在上述IC 設計開發流程中,晶片整合設計工程師是將整個Front-End (Physical Implementation之前)跟Back-end (Physical Implementation之後)串聯起來的靈魂人物,其實在有些公司,這個職位時常會擔任 Design Project 的 Project Leader,其除要對IC 設計開發流程熟悉外,還要了解如何評估選用IP與熟悉 IP interface,連類比IC設計都要略懂一些,有時還得跟催底層模組開發的進度,再加上又有 Tape-out schedule的壓力,可說是吃力不討好的工作,不過也相對較受重視。

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日常工時分佈
   藍色   SoC整合(50%)
紅色   協助Physical Implementation(30%)
橘色   與其他單位或工程師協同合作(20%)

績效評核

SoC整合(50%):依據規格及製程(90nm..28nm..etc)選用適當的 IP,在符合時程規畫內完成Whole Chip Integration並與 Physical Implementation Team 協同合作直到 IC Tape-out。衡量標準為開發時程、電路效能、Gate Count(邏輯閘)大小、功率消耗。

協助Timing Closure(30%):作 STA (Static Timing Analysis) 分析 Timing並協助 Physical Implementation Engineer將有 setup/hold time violation 的 Timing Path作修正。衡量標準為減少修 Timing的次數以加速時序收斂、減少出錯率。

協助 Tape-out 後IC 驗證(10%):IC 封裝回來後若系統驗證工程師對IC相關功能或設定程序有疑問時,或是測試工程師對 Testing Pattern有問題時,亦須提供適當之協助。衡量標準為加速系統驗證時間。

Tape-out Sign-off Form (or Tape-out Spec.)(10%):整合工程師通常要 Handel Project 到 Tape-out,Tape-out前需要產出sign-off Form 給各單位(physical Implementation、IP Designer、sub-block Designer…etc)會簽,Sign-off form 通常會包含Chip Area 、使用到哪些IP、gate count、製程..等等資訊,此外還會有很多項目的 Check List(EX: DRC/LVS , LEC,STA 有無Pass, simulation有無Pass, ATPG Coverage Rate 有無達到標準 .. 等等)。衡量標準為報告完整度、是否依時程完成。

工作內容

SoC整合(50%):收集各個 Sub-Block Design 及IP的Design Data 用 Text editor 以HDL(在台灣一般是用 Verilog) 語法進行模組間的連線,很多介面都是架構在 AMBA或其他 Micro Processor 的 Bus上pin很多所以通常會有 in-house 的Script 輔助,以降低出錯率,然後再進行 Whole Chip 的 Synthesis 及 LEC接下來將 Design Data交給 DFT Engineer 進行 DFT insertion/ATPG,最後再將Timing Spec.(SDC) 、clock spec. 、Floorplan Spec. 、Power Spec.(UPF/CPF)…等等以及 Design Data 提供給 Physical Implementation Engineer 進行Physical Implementation。

協助Physical Implementation(30%): 由於整個 Front-End 就屬於整合工程師最為熟悉,且Timing Spec.(SDC) 、clock spec. 、Floorplan Spec. 、Power Spec.(UPF/CPF)…等等,都需要跟 Physical Implementation Engineer 密切合作。在使用高階製程(65nm以下)的Project,Timing Closure會是個難關。

與其他平行單位或工程師協同合作(20%):跨部門與模組、IP工程師及DFT工程師溝通彼此的介面及相關 Schedule並與PM 協調資源分配問題,若沒協調好資源分配導致IP 或Sub-Block 的 Delay 都會壓縮到整合甚至是 Tape-out的時間。

崗位關係

上層:晶片整合設計工程師的直屬主管為晶片設計部經/副理,大多是由資深的數位IC設計工程師或是晶片整合設計工程師升任。經/副理負責管理、考核、分配工作給工程師,並在過程中給予工程師必要的指導及協助。

平行:晶片整合設計工程師通常也是 Design Project 的 Project Leader,Project 開發初期就要根據Chip目標規格書與製程評估選用適當的IP並與Sub-Block/IP Designer及 DFT Engineer 溝通介面、規格與Schedule,若有資源分配衝突時也需告知PM並請PM提適時的協助 。

下屬:晶片整合設計工程師有可能本身就是中階主管或是資深工程師,所以有些時候也要處理管理下屬的事宜。

客戶:晶片整合設計工程師較少有機會接觸外部客戶,若以後流程為前流程之客戶的觀念來看,亦可視實體實現工程師(Physical Implementation Engineer)為其內部客戶。

外部Vendor:有些 Design House 或是系統廠的晶片設計部門並沒有 Back-end 的團隊,完成晶片整合後會委外到 Design Service House(像是創意或智原…等公司)進行 Physical Implementation-> Tape-out 的流程,以及Tape-out後其後續的投片生產及封測的流程(此即所謂 Turn-Key Service) ,在此一情況下,晶片整合設計工程師將會是與Design Service House 的技術連絡窗口(Tech. contact window)。

任職要求

教育程度/經驗

  • 教育程度:研究所以上電子/電機/資工相關科系畢業。
  • 經驗:晶片整合設計工程師一般較需要至少有1~2年以上的數位 IC 設計工程師的經驗。

特別知識和技能

  • 工程語言:基本– Verilog 硬體描述語言(HDL) 、 C++ 、 TCL。進階– UPF/CPF、 Perl、 awk … etc
  • 工程知識:電路學、電子學、邏輯設計、AMBA …etc
  • EDA:Simulator -- VCS or IUS or Modelsim , Debugger -- Verdi , Logic synthesizer -- Design Compiler, Formal Verification : Conformal or Formality, Linter – Spyglass , Layout – Laker (optional…主要是要會 View Layout 方面的技能)
  • 語言: 英文。由於工作上會用到的專業文件幾乎都是用英文書寫的,再加上常有機會會遇到來自國外(尤其是印度)的同事或 EDA tool Vendor,甚至有時候會遇到要合作的 Back-end 在國外,所以英文已是不可或缺的基本技能。

工時薪水

薪資成長:研究所剛畢業的工程師起薪約在4.5 ~ 5萬元左右,經過2~3年的歷練後,月薪有機會上看至6萬元以上。新人與數位IC設計工程師差異不大,不過原則上這工作比較適合至少有1~2以上的IC設計經驗為佳。

升遷機會:表現優異及有管理特質的話,除可在同部門往上升遷外,整合工程師由於常需做跨部門協調且對整個IC設計流程也很熟悉,所以也有機會往PM (Project Manager) 的領域發展。

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